원s/FPGA (18) 썸네일형 리스트형 [DE2-115] Lab.1-1: Clock Divider Altera DE2-115 보드를 이용하여 클럭 분주기를 실습한다. [Clock Prescler] 클럭 분주기 clk_gen.v 를 Verilog 로 기술하고, 이를 DE2-115 보드의 Altera CycloneIV 를 이용하여 구현하고 실습 결과를 오실로스코프로 측정한다. [clk_gen.v] 처음으로 Main Clock을 1/2, 1/4 분주하는 clk_gen.v 를 Verilog 로 기술하고 Quartus II 에서 Symbol clk_gen 을 생성한다. 더보기 /////----------------------------------------///// module clk_gen( /////----------------------------------------///// input clk, inp.. [Quartus] Quartus II 10.0 Quick Start Quartus II 10.0 Quick Start 1. Quartus II 를 실행한다. 2. 디지털시스템설계를 수행할 프로젝트를 생성한다. 미리 기술 된 Verilog 코드가 있으면 추가하고, FPGA 디바이스 및 EDA Tool 등을 세팅한다. 3. 이 프로젝트는 Block Digram/Schematic File 로 진행한다. 4. 프로젝트 회로를 구성하고 컴파일을 수행한다. Verilog Code를 Symbol로 변환하고, Schematic 창에서 Symbol(module, input, output) 을 추가하고 회로를 구성한 후 합성을 진행한다. 5. 프로젝트 핀을 할당한 후 컴파일을 진행한다. 6. FPGA 보드에 컴파일 된 sof 파일을 다운로드한다. PC 와 FPGA Board를 USB-Bl.. 이전 1 2 3 다음
