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원s/FPGA

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[DE2-115] Lab.4-2: ASCII Decoder DE2-115 보드를 이용하여 Text LCD 제어를 실습한다. [Text LCD] [text_lcd.v] text lcd controller 에서 다음을 수정 기술한다. 더보기 /////----------------------------------------///// module text_lcd( input clk, input rst_n, input en, input [7:0] din, output lcd_en, output lcd_rs, output lcd_rw, output lcd_on, output [7:0] lcd_dout ); reg [2:0] state; reg [7:0] cnt; parameter S0 = 0, S1 = 1, S2 = 2, S3 = 3, S4 = 4, S5 = 5; ////..
[DE2-115] Lab.4-1: Text LCD DE2-115 보드를 이용하여 Text LCD 제어를 실습한다. [Text LCD] [ASCII Code] 더보기 [text_lcd.v] text lcd controller 를 Verilog 로 기술한다. 더보기 /////----------------------------------------///// module text_lcd( input clk, input rst_n, input en, output lcd_en, output lcd_rs, output lcd_rw, output lcd_on, output [7:0] lcd_dout ); reg [2:0] state; reg [7:0] cnt; parameter S0 = 0, S1 = 1, S2 = 2, S3 = 3, S4 = 4, S5 = 5; //..
[DE2-115] Lab.3-2: 7-segment Decoder DE2-115 보드를 이용하여 7-seq 디코더를 실습한다. [lut_8.v] lut_8.v 코드를 (Decoder, Memory) 를 Verilog 로 기술한다. 더보기 /////----------------------------------------///// module lut_8( input clk, input rst_n, input en, input [2:0] addr, output reg [6:0] dout ); /////----------------------------------------///// always @(posedge clk, negedge rst_n) begin if (rst_n == 0) begin dout
[DE2-115] Lab.3-1: Look-up Table DE2-115 보드를 이용하여 LUT (Look-Up Table, Decoder, Memory) 를 실습한다. [lut_8.v] look-up Table (Decoder, Memory) 를 Verilog 로 기술한다. 더보기 /////----------------------------------------///// module lut_8 ( input clk, input rst_n, input en, input [2:0] addr, output reg [7:0] dout ); /////----------------------------------------///// always @(posedge clk, negedge rst_n) begin if (rst_n == 0) begin dout
[DE2-115] Lab.2-3: Counter 지난 실습에 이어서 Altera DE2-115 보드를 이용하여 입력 모드를 변경하는 카운터를 실습한다. 카운터 count_8 에 외부 선택 신호 s 을 추가하고 이를 Quartus 에서 Symbol 을 생성한다. [count_8.v] 더보기 /////----------------------------------------///// module count_8( /////----------------------------------------///// input clk, input rst_n, input en, input s, input exin, output reg [2:0] count ); reg [1:0] din; reg push; /////----------------------------------..
[DE2-115] Lab.2-2: Counter 지난 실습에 이어서 Altera DE2-115 보드를 이용하여 외부 입력 (푸시버튼)을 추가한 카운터를 실습한다. 푸시버튼 외부 입력 exin 을 레지스터 din0, din1 을 이용하여 입력 신호 push 를 생성한다. 카운터 count_8 에 외부 입력 exin 을 추가하여 Verilog 를 기술하고, 이를 Quartus 에서 Symbol 을 수정한다. [count_8.v] 더보기 /////----------------------------------------///// module count_8( /////----------------------------------------///// input clk, input rst_n, input en, input exin, output reg [2:0] ..
[DE2-115] Lab.2-1: Counter Altera DE2-115 보드를 이용하여 카운터를 실습한다. 카운터를 Verilog 로 기술하고 이를 DE2-115 보드의 Altera CycloneIV 를 이용하여 구현하고 카운터 출력을 LED 로 확인한다. 3 bits 카운터 count_8 을 Verilog 로 기술하고 Quartus 에서 Symbol 을 생성한다. [count_8.v] 더보기 /////----------------------------------------///// module count_8( input clk, input rst_n, input en, output reg [2:0] count ); /////----------------------------------------///// always @(posedge clk, n..
[DE2-115] Lab.1-2: Clock Divider 지난 실습에 이어서 DE2-115 보드를 이용하여 클럭 분주기를 실습한다. [Clock Divider] [clk_gen.v] clk_gen.v 에서 clk_1k 1kHz 로 분주하는 코드로 수정하고, Symbol clk_gen 을 업데이트한다. 더보기 /////----------------------------------------///// module clk_gen( /////----------------------------------------///// input clk, input rst_n, input en, output reg clk_2, output reg clk_4, output reg clk_1k ); /////----------------------------------------///..

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