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[DE2-115] Lab.8: Serial Communication with Python [Serial Comunication] DE2-115 보드와 Python 을 이용하여 Serial Comunication 을 실습한다. [uart_tx.py] 더보기 import serial import time uart = serial.Serial('COM3', 115200, timeout=1) uart.flushInput() try: while True: rxd = uart.read() print('rxd: ', rxd) if rxd == b'0': for x in ['a', 'b', 'c', 'd', 'e', 'f', 'g', 'h']: print('txd: ', x) uart.write(x.encode()) time.sleep(0.1) except KeyboardInterrupt: uart.clo..
[DE2-115] Lab.7: SRAM Controller [SRAM Controller] DE2-115 보드를 이용하여 SRAM 을 실습한다. [sram_controller.v] ISSI SRAM datasheet 를 확인하고 Controller 를 Verilog 로 기술한다. 더보기 /////----------------------------------------///// module sram_controller( input clk, input rst_n, input start, input [7:0] din, output reg [7:0] dout, output reg ce_n, output reg oe_n, output reg we_n, output reg ub_n, output reg lb_n, output [19:0] addr, inout [15:0] ..
[Quartus] Signal Tab Quartus Prime Lite Signal Tab Debugging 1. Quartus 프로젝트 컴파일을 완료한다. 2. SignalTab 을 실행하고 디버깅을 위한 포트를 설정한다. 3. Quartus 프로젝트를 다시 컴파일 후 FPGA 보드에 다운로드한다. 4. Signal Tab Logic Analyzer 로 Waveform 을 확인한다.
[DE2-115] Lab.6: FIFO Altera DE2-115 를 이용하여 FIFO를 실습한다. 1. Lab.5-2: UART 프로젝트를 수행한다. 2. IP Catalog 를 수행하고 FIFO 를 생성한다. 3. FIFO 를 프로젝트에 추가한다. 4. 프로젝트에서 IP Catalog 를 수행하고 Library 에서 제공하는 IP 를 생성한다. [Test Result] 키보드의 입력이 Text-LCD 와 SignalTab 으로 출력결과를 확인한다. PuTTy에 키보드로 a → s → d → f → g → h → j → k 순 으로 입력한다.
[Quartus] RTL Simulation Quartus Prime Lite RTL Simulation 1. Quartus 프로젝트에 IP 를 추가한다. 2. EDA Simulation 세팅한다. 3. RTL Simulation 을 수행한다.
[Quartus] IP Catalog Quartus Prime Lite IP Catalog 1. Quartus 를 실행하고 프로젝트를 생성한다. 2. 프로젝트에서 IP Catalog 를 수행하고 Library 에서 제공하는 IP 를 생성한다.
[Syn] VCS Command VCS Quick Start VCS Script [function simulation] 더보기 $ ./run_vcs_fsim.tcl vcs \ -sverilog \ -timescale=1ns/1ns \ +v2k -R -gui \ \ \ -l fsim.log [timing simulation] 더보기 $ ./run_vcs_tsim.tcl vcs \ -sverilog \ -full64 \ -reportstats \ -timescale=1ns/1ns \ +define+ \ -sdf max:: \ -negdelay \ +neg_tchk \ +maxdelays \ +incdir+ \ +v2k -R -gui \ \ \ / \ -l tsim.log [참조] https://solvnet.synopsys.com/
[Syn] Synthesis Constrain Command Design Complier Quick Start Synopsys Design Compiler Execute /// 2020.02.20 $ source $ dc_shell-xg-t -f Synthesis Script (run_syn.tcl) 더보기 /// 2020.02.20 > read_verilog > current_design > check_design -multiple_design > link > uniquify > set_max_area VALUE > set auto_wire_load_selection true > set_fix_multiple_port_nets -all -buffer_constants > set_load VALUE [all_inputs] > set_load VALUE [all_o..