원s/Verilog (7) 썸네일형 리스트형 [Verilog] Test Bench Test-bench organization Simple test-bench Sends data to design No interaction Sophisticated test-bench Models environment Evolves towards system model Self checking [Verilog] Sequential Logic Sequential Logic 순차논리회로를 기술하고 Modelsim을 이용하여 시뮬레이션 한다. Register [D flip-flop] 더보기 Module: dff4 는 4 bits d flop-flop 을 기술한다. [Resettable register] 더보기 Module: dff4_v2 , dff4_v3 는 초기화 reset: rst_n 신호가 추가 한 d flop-flop 을 기술한다. D flop-flop 의 dff4_v2 reset: rst_n 은 clk 에 동기되어 레지스터 출력: q 는 초기하 되며, dff4_v3 reset: rst_n 은 비 동기 되어 레지스터 출력: q 초기화 된다. [Enabled register] 더보기 Module: dff4_v4 , dff4_v5 는 enab.. [Verilog] Combination Logic Combination Logic Simulation 조합 논리회로를 Verilog로 기술하고 Modelsim을 이용하여 시뮬레이션한다. [2:1 MUX] Module: mux2 는 s = 0 이면 y ≪ a, s = 1 이면 y ≪ b 를 출력하는 4 bits Multiplexer 를 assign 문으로 Verilog 로 기술한다. Conditional and Logical Operator ? : conditional ! negation && logical OR || logical AND [4:1 MUX] Module: mux4 는 2bits 제어신호 s 를 가지는 4 bits MUX 를 always 문으로 Verilog 로 기술한다. mux4 에서 s = 0, 1 이면 오른쪽으로 1 bit 쉬프트 하고.. [Verilog] Logic Gate Logic Gate Simulation Logic gate 를 Verilog 로 기술하고 Modelsim 을 이용하여 시뮬레이션한다. [2-input logic gate] Module: gate2 는 Bit-Wire Operator 를 이용하여 2-input Logic Gate 를 기술한다. Bit-Wire Operator ~ NOT | OR & AND ^ XOR [4-input logic gate] Module: gate4 는 Unary Reduction Operator 를 이용하여 4-input Logic Gate 를 기술한다. Unary reduction operator & AND | OR ^ XOR [Comparator] Module: comparator 는 Relationnal Operator .. [Verilog] Data type Variable 0 logic ‘0’ or a false 0 logic ‘1’ or a true x don’t care or unknown value z high-impedance Number representation `b binary `d decimal `h hexadecimal Data type wire Net type reg Register type integer Signed decimal form, 32bits parameter Constant value localparam Constant value `define Constant value Array [ModelSim] Verilog Simulation Start Modelsim Simulation Guideline 1. Verilog simulation 을 위하여 Intel 홈페이지에서 ModelSim Start Edition 을 설치한다. 2. Verilog simualtion 을 진행하는 프로젝트 폴더를 생성하고 ModelSim 을 실행한다. 3. ModelSim 에서 프로젝트 생성한다. 4. Verilog 코드를 기술하고 컴파일을 실행한다. - ModelSim 에서 Verilog 파일을 생성하여 컴파일 실행 - 기술된 Verilog Code 를 ModelSim 에 추가하여 컴파일 실행 5. Simulation 을 진행한다. Test Bench 로 Simulate Mode 를 수행하고, Waveform 에 Signal 을 추가하고 결과를 확인하며 디버깅을 진.. [Verilog] Verilog Introduction Verilog VerilogHDL 은 Hardware Description LLanguage로 디지털 시스템을 설계할 수 있다. Verilog 언어는 하드웨어 기술 시, 다양한 추상화 (Abstraction level)를 제공하여 Behavioral level, Structual level (Gate level), RTL (Register Transfer Level) 등으로 Modeling 이 가능하고, 자동화 툴인 EDA (Electronic Design Automation) Tool을 이용하여 하드웨어를 구현한다. Describes interface and function in verilog Module definition Declaration of input and output ports and s.. 이전 1 다음
