원s (35) 썸네일형 리스트형 [Verilog] Data type Variable 0 logic ‘0’ or a false 0 logic ‘1’ or a true x don’t care or unknown value z high-impedance Number representation `b binary `d decimal `h hexadecimal Data type wire Net type reg Register type integer Signed decimal form, 32bits parameter Constant value localparam Constant value `define Constant value Array [ModelSim] Verilog Simulation Start Modelsim Simulation Guideline 1. Verilog simulation 을 위하여 Intel 홈페이지에서 ModelSim Start Edition 을 설치한다. 2. Verilog simualtion 을 진행하는 프로젝트 폴더를 생성하고 ModelSim 을 실행한다. 3. ModelSim 에서 프로젝트 생성한다. 4. Verilog 코드를 기술하고 컴파일을 실행한다. - ModelSim 에서 Verilog 파일을 생성하여 컴파일 실행 - 기술된 Verilog Code 를 ModelSim 에 추가하여 컴파일 실행 5. Simulation 을 진행한다. Test Bench 로 Simulate Mode 를 수행하고, Waveform 에 Signal 을 추가하고 결과를 확인하며 디버깅을 진.. [Verilog] Verilog Introduction Verilog VerilogHDL 은 Hardware Description LLanguage로 디지털 시스템을 설계할 수 있다. Verilog 언어는 하드웨어 기술 시, 다양한 추상화 (Abstraction level)를 제공하여 Behavioral level, Structual level (Gate level), RTL (Register Transfer Level) 등으로 Modeling 이 가능하고, 자동화 툴인 EDA (Electronic Design Automation) Tool을 이용하여 하드웨어를 구현한다. Describes interface and function in verilog Module definition Declaration of input and output ports and s.. 이전 1 2 3 4 5 다음
