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[Arty Z7] Vivado Start Digilent Arty Z7 을 이용하여 Xilinx Vivado 를 실습한다. 1. Xilinx Vivado 를 설치 후 Digilent Board File 을 업데이트한다. C:\Xilinx\Vivado\2020.1\data\boards\board_files 2. Vivado Project 를 생성한다. 3. 프로젝트에 RTL Source 를 추가한다. 4. 프로젝트에 Constrain 을 지정한다. - Arty Z7 XDC 파일을 다운로드하여 수정한다. 5. Synthesis, Implementation 수행하고 bit file 을 생성한다. 6. Vivado 와 Arty Z7 와 연결한다. 7. Arty Z7 에 bit 파일을 다운로드 한다. [참조]
[DE2-115] Lab.5-2: UART Receiver [UART : Universal Asynchronous Receiver-Transmitter] DE2-115 보드를 이용하여 시리얼 통신을 실습한다. [rs232.v] UART Receiver 를 Verilog 로 추가 기술한다. 더보기 /////----------------------------------------///// module rs232( input clk, input rst_n, inputrx, outputreg[7:0]dout, output reg rdy, input tx_en, output tx, input [7:0] din ); // 50Mhz / 115200 = 434.0 parameterbit_rate = 434; parameterbit_boundary = 217; reg[15:0..
[DE2-115] Lab.5-1: UART transmitter [UART : Universal Asynchronous Receiver-Transmitter] DE2-115 보드를 이용하여 시리얼 통신을 실습한다. baudrate: 300, 600, 1200, 2400, 4800, 9600, 14400, 19200, 28800, 31250, 38400, 57600, and 115200 data frame [rs232.v] UART Transmitter 를 Verilog 로 기술한다. 더보기 /////----------------------------------------///// module rs232( input clk, input rst_n, input tx_en, output tx, input [7:0] din ); // 50Mhz / 115200 = 434.0..
[DE2-115] Lab.4-2: ASCII Decoder DE2-115 보드를 이용하여 Text LCD 제어를 실습한다. [Text LCD] [text_lcd.v] text lcd controller 에서 다음을 수정 기술한다. 더보기 /////----------------------------------------///// module text_lcd( input clk, input rst_n, input en, input [7:0] din, output lcd_en, output lcd_rs, output lcd_rw, output lcd_on, output [7:0] lcd_dout ); reg [2:0] state; reg [7:0] cnt; parameter S0 = 0, S1 = 1, S2 = 2, S3 = 3, S4 = 4, S5 = 5; ////..
[DE2-115] Lab.4-1: Text LCD DE2-115 보드를 이용하여 Text LCD 제어를 실습한다. [Text LCD] [ASCII Code] 더보기 [text_lcd.v] text lcd controller 를 Verilog 로 기술한다. 더보기 /////----------------------------------------///// module text_lcd( input clk, input rst_n, input en, output lcd_en, output lcd_rs, output lcd_rw, output lcd_on, output [7:0] lcd_dout ); reg [2:0] state; reg [7:0] cnt; parameter S0 = 0, S1 = 1, S2 = 2, S3 = 3, S4 = 4, S5 = 5; //..
[DE2-115] Lab.3-2: 7-segment Decoder DE2-115 보드를 이용하여 7-seq 디코더를 실습한다. [lut_8.v] lut_8.v 코드를 (Decoder, Memory) 를 Verilog 로 기술한다. 더보기 /////----------------------------------------///// module lut_8( input clk, input rst_n, input en, input [2:0] addr, output reg [6:0] dout ); /////----------------------------------------///// always @(posedge clk, negedge rst_n) begin if (rst_n == 0) begin dout
[DE2-115] Lab.3-1: Look-up Table DE2-115 보드를 이용하여 LUT (Look-Up Table, Decoder, Memory) 를 실습한다. [lut_8.v] look-up Table (Decoder, Memory) 를 Verilog 로 기술한다. 더보기 /////----------------------------------------///// module lut_8 ( input clk, input rst_n, input en, input [2:0] addr, output reg [7:0] dout ); /////----------------------------------------///// always @(posedge clk, negedge rst_n) begin if (rst_n == 0) begin dout
[Verilog] Test Bench Test-bench organization Simple test-bench Sends data to design No interaction Sophisticated test-bench Models environment Evolves towards system model Self checking

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