[DE2-115] Lab.3-2: 7-segment Decoder

DE2-115 보드를 이용하여 7-seq 디코더를 실습한다.  

[lut_8.v]

lut_8.v 코드를 (Decoder, Memory) 를 Verilog 로 기술한다.  

/////----------------------------------------/////
module lut_8(
    input               clk, 
    input               rst_n,
    input               en, 
    input       [2:0]   addr, 
    output  reg [6:0]   dout
); 

/////----------------------------------------/////
    always @(posedge clk, negedge rst_n) begin
        if (rst_n == 0) begin
            dout <= 8'd0; 
        end
        else begin
            if(en == 1) begin
                case (addr)
                    3'd7    : dout  <= 7'b1011000;
                    3'd6    : dout  <= 7'b0000010;
                    3'd5    : dout  <= 7'b0010010;
                    3'd4    : dout  <= 7'b0011001;
                    3'd3    : dout  <= 7'b0110000;
                    3'd2    : dout  <= 7'b0100100;
                    3'd1    : dout  <= 7'b1111001;
                    3'd0    : dout  <= 7'b1000000;
                endcase
            end
            else begin
                dout <= 8'd0; 
            end
        end
    end
endmodule

[Pin Assign]

 

[Test Result]

이를 합성 후 출력결과를 학인하면 dout 이 7-esg 에 출력됨을 알 수 있다.