[Verilog] Logic Gate

Logic Gate Simulation

Logic gate 를 Verilog 로 기술하고 Modelsim 을 이용하여 시뮬레이션한다.

 

[2-input logic gate]

Module: gate2 는 Bit-Wire Operator 를 이용하여 2-input Logic Gate 를 기술한다. 

Bit-Wire Operator

~	NOT
|	OR
&	AND
^	XOR

 

[4-input logic gate]

Module: gate4 는 Unary Reduction Operator 를 이용하여 4-input Logic Gate 를 기술한다. 

Unary reduction operator

&	AND
|	OR
^	XOR

 

[Comparator]

Module: comparator 는 Relationnal Operator 를 이용하여 비교기를 기술한다. 

Relationnal operator

>	Greater than
<	Less than
>=	Greater than or Equal
<=	Less than or Equal
==	Equal
!=	Not Equal

 

[Half adder]

Module: ha 는 Verilog Operator 를 이용하여 기술한다.